Selon plusieurs indiscrétions depuis quelques semaines, l’annonce de la mémoire DDR5 CUDIMM semble cibler la prochaine plateforme de bureau d’Intel, Arrow Lake-S.
CUDIMM est abbreviation de Clocked Unbuffered Dual Inline Memory Module. C’est une variante de la mémoire UDIMM traditionnelle qui se distingue par l’intégration d’un pilote d’horloge directement sur la barrette. Le but est d’optimiser l’intégrité du signal pour accroitre la stabilité et la fiabilité des modules en particulier avec des fréquences plus élevées.
DDR5 CUDIMM, que savons-nous ?
D’après les spécifications JEDEC, la vitesse par défaut des modules CUDIMM est de 6400 MT/s. Cependant, les premiers kits annoncés affichent déjà des vitesses d’au moins 9200 MT/s, certains atteignant même les 9600 MT/s. De plus, certains fabricants prévoient de lancer prochainement des kits encore plus rapides, avec des vitesses allant jusqu’à 10000 MT/s.
Selon MebiuW la plateforme LGA-1851 d’Intel destinée à accueillir la prochaine génération de processeur Arrow Lake-S prendra en charge cette nouvelle mémoire. A noter que les récentes présentations de mémoire CUDIMM incluaient également des captures d’écran montrant la plateforme Arrow Lake-S confirmant l’information de MebiuW.
Tout ceci laisse supposer que les fabricants de mémoire mettent en avant cette technologie avant même qu’Intel ne dévoile officiellement sa nouvelle génération de processeurs. Par exemple un post sur Weixin évoque la présentation par Asgard de modules de mémoire vive THOR, cadencés à… 9600 MT/s.
La mémoire CUDIMM DDR5 ne sera commercialisée qu’au quatrième trimestre, en phase avec la sortie des cartes mères basées sur le socket LGA-1851. Pour l’heure, nous ne savons pas si cette technologie sera prise en charge par les Ryzen 9000 series d’AMD et plus particulièrement par les nouvelles cartes mères x870.
Source : Divers, GinjFo et wccftech
Ce qui m’intrigue avec ce type de mémoire c’est la latence : Je vois à peu près comment avoir un contrôleur intégré directement à chaque barrette permet de compenser le problème de perte de signal entre le contrôleur mémoire du processeur et les puces quand on atteint des fréquences trop élevées, mais quand on parle de temps de latence de l’ordre de 10ns, je me dis que le moindre intermédiaire supplémentaire doit pouvoir avoir un impact non négligeable.