Sandy Bridge : le Core i5-2500K en action

L’une des plus importantes innovations de Sandy Bridge concerne l’intégration réelle d’un cœur graphique. Contrairement aux processeurs Clarkdale (Core i3 et Core i5) où ce dernier (gravé à 45 nm) n’est qu’accolé au die du processeur dans un même packaging, Sandy Bridge possède cette entité, gravée à 32 nm, dans le même die que le processeur. Une telle transformation implique des chamboulements.

Chaque cœur d’exécution s’organise autour d’un cache L1 de 32 Ko, d’un cache L2 de 256 Ko et un cache L3 partagé.

Dans le but d’améliorer l’efficacité énergétique de sa solution, Intel introduit un nouveau cache nommé « cache de micro-opérations » d’une taille de 1,5 Ko. Son utilité est d’économiser des ressources en stockant des instructions déjà décodées en provenance des décodeurs de quoi améliorer le nombre d’instructions à traiter en un temps donné.

En effet, l’utilisation d’un cache limite le nombre de récupérations d’instructions directement auprès des décodeurs (possibilité de l’éteindre dans ce cas).

La partie « cache L3 » (LLC, 8 Mo sur le i7 et 6 Mo sur le i5) s’organise par bloc mais étant partagée entre différents éléments du processeur, un bus ultrarapide, un Ring Bus est implanté afin d’assurer une organisation cohérente des accès mais aussi prévoir les évolutions possibles de l’architecture (augmentation du nombre de cœurs, de GPU).

Cette interconnexion en anneau (le ring bus) relie les cœurs d’exécution, les caches LLC, le system Agent et le GPU.

Le system Agent, anciennement la partie appelée « Uncore », est le nom donné à l’unité qui regroupe différents contrôleurs (mémoire DDR3, PCIe en 16 lignes) l’interface DMI et le moteur graphique. Le contrôleur mémoire DDR3 a désormais un accès direct au cache grâce au Ring Bus ce qui augmente considérablement la bande passante au détriment d’une latence supplémentaire.

Intel souligne que l’utilisation du Ring Bus (son fonctionnement se calque sur la fréquence et la tension du processeur) permet d’assurer une cohérence de la distribution des ressources avec moins de contrainte. Son interface est en 256 bits et il se compose de quatre lignes (date, request, aknowledge et snoop). Enfin notons que l’accès au cache L3 décomposé en bloc offre des accès simultanés tandis que les cores graphiques ont à leur disposition un niveau de cache supplémentaire.

Intel profite également de Sandy bridge pour lancer un nouveau jeu d’instruction, l’AVX, contraction de Advanced Vector Extension.

Sous ce terme barbare se cache le souhait de faciliter le travail des développeurs et d’offrir des performances doublées face aux précédentes instructions SSE. Opérant sur les nombres flottants, l’AVX propose des instructions vectorielles 256 bits utiles dans certains logiciels comme l’encodage vidéo, le rendu 3D et l’application de certains filtres.